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桂林电子科技大学 电子工程与自动化学院
EDA 实 验 报 告
辅导员意见：
实验名称： 数控分频设计
专业： 测控技术与仪器
学 号： 1600810530
姓名： 姚鸿林
实验日期： 2018.11.8
成绩
辅导员签名：
一、实验目的
学习数控分频器的设计、分析和测试方法
二、实验任务
用Verilog语言设计一个4位的数控分频器。当输入不同的CLK时钟频率和预置值D时，FOUT输出不同频率的信号
三、实验内容及结果
1、用 verilog 设计一个分频器。程序如下所示。
2、时序波形仿真如下。
3、计数器是分频器的基础，如果有一个预置数data[3..0],从data开始计数，计数至“1111”时产生进位，那么分频值为：
分频值=“1111”-data[3..0]+1
在时序波形仿真中，fen即为分频值。 4、设计原理图模块。
利用数目管显示data计数到15。一个数码管显示A~F。
5、锁定引脚。打开硬件系统，连接到电脑，选择正确的芯片类型，然后进 行引脚锁定。根据硬件系统上的标号，认真锁定引脚。
6、软件下载，硬件调试。将程序下载到硬件系统，正常计数，波动拨码开关控制清零使能端等。
四、实验总结
数控分频计的设计，相当于设计一个可预置的加法器，首先设计一个0-15的加法器，然后再添加一个可预置值data，输出信号的一个周期包含了N个时钟信号的周期，就相当于N分频，分频值=“1111”-预置值+1。
顶层文件的文件名应该跟模块名一样，而底层文件则不能跟顶层文件名字相同。
