实验三 时序逻辑电路设计（２学时）
一、实验目的
1、了解并逐步掌握一般时序逻辑电路的基本设计方法； 2、熟练掌握计数器模块的设计方法； 3、熟练掌握分频器模块的设计方法； 4、熟练掌握QuartusⅡ中锁相环的使用方法； 5、熟练掌握数码管静态显示的设计方法。
二、实验设备
计算机、QuartusⅡ软件、实验箱等。
三、实验内容
用VHDL语言设计一个加计数器，每次加1，最大值计数值为7，每次计数的时间间隔为0.5秒钟；该加法计数器带有异步清零端和同步使能端；加法计数器的计数值由1位数码管显示，进位信号由一个发光二极管的亮（灭）状态来表示。
注：0.5秒钟计数时间间隔所对应的计数频率由VHDL语言设计的分频器模块产生，设该分频器的输入频率为1MHz。
四、实验步骤
注意：以下为大体步骤，详细步骤根据各自具体实验过程完成。 1、完成该加法计数器的设计、编译、仿真等操作 2、完成该加法计数器的引脚锁定
注意：引脚锁定后应重新编译一次以备下载。 3、在实验箱上进行线路连接、下载和测试
（1）连接实验箱的电源插头和USB下载器。USB下载器的一端接电脑的USB接口，另一端通过10芯接线连接实验箱的JTAG口；
（2）打开实验箱上的电源开关；
（3）在QuartusⅡ软件中选择USB连接和JTAG模式，进行硬件检测等，选择SOF文件下载测试；
（4）通过实验箱上的测试结果来验证设计。
图1 开关量输入输出模块
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图1中，S1—S8是带自锁的单刀单执拨码开关，在开关未拨动时是低电平，拨动时J1为高电平并保持高电平不变，只有回拨开关时J1才恢复低电平输入。
图2中，此模块共有8个按键，BUTTON1—BUTTON8是轻触按键；在按键未按下时JP6为高电平输入，按键按下后JP6对FPGA输入低电平，松开按键后恢复高电平输入。
图2 按键模块
图3 LED 灯指示模块
图4 数码管显示模块
五、实验总结
注：包括对软件操作方法、实验设计方法或思路等的总结和体会两部分。
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六、实验结果和分析
实验结果包括两部分内容： 1、程序清单； 2、截图及结果分析。
注意：截图应注明名称，如“加法计数器仿真波形”。 本实验截图共有1个：加法计数器仿真波形。
问题回答（本部分内容写在预习报告中）
1、对比采用VHDL语言和数字电子技术课程中设计计数器电路方法的不同。 2、简述分频器模块的设计原理。
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