第二十七卷第六期 ２０１２年６月 楚雄师范学院学报 Ｖ０１．２７ ＮＯ．６ ＪＯＵＲＮＡＬ ＯＦ ＣＨＵＸＩＯＮＧ ＮＯＲＭＡＬ ＵＮＩＶＥＲＳＩＴＹ Ｊｕｎ．２０１２ ＦＰＧＡ低功耗的设计研究 何艳霞何永泰 （楚雄师范学院物理与电子科学系，云南楚雄６７５０００） 摘要：本文根据串行、并行两种算法，利用ＶＨＤＬ语言设计八位加法器，分析研究不同算法 对基于ＦＰＧＡ设计特性的影响。所设计的两种加法器，在Ｑｕａｒｔｕｓ １Ｉ ７．２中基于ＥＰＭ２４０ Ｆｌ００ｃ５进行 了功耗、运行速度、逻辑单元占用等性能的分析。分析与实验结果表明，不同算法会对设计系统的 特性产生影响，所设计的并行加法器对ＦＰＧＡ逻辑单元、动态功耗的占用与串行加法器相比占用资 源少，功耗低，具有较好的特性。 关键词：ＶＨＤＬ程序；低功耗；逻辑单元；设计方法 中图分类号：ＴＮ７４１ 文章标识码：Ａ文章编号：１６７１—７４０６（２０１２）０６—００２２—０４ １．引言 基于ＦＰＧＡ设计的数字系统中，降低ＦＰＧＡ的功耗可带来许多好处，例如提高系统的工 作速度，缩短运行时间、降低使用成本、减小器件的体积、延长电池的使用寿命，同时低 功耗的器件可以延长器件的使用时间和实现更低成本的电源供电系统。而影响ＦＰＧＡ设计 系统功耗的因素有很多，例如系统的工作电压，在ＦＰＧＡ中占用资源的大小等。在本文， 为研究不同算法对ＦＰＧＡ系统特性的影响不同，根据串、并行算法，利用ＶＨＤＬ语言设计 了两种不同算法加法器，并对其特性进行了分析。 ２．不同加法器的基本原理 在二进制加法器中常用的主要有并行加法器和串行加法器两种…。设计中使用８位串 行与并行加法器。 ２．１ ８位串行加法器的基本原理及算法 ８位串行加法器是将８个全加器作为一个基本组件级联构成的，运算时低位的加数与被 加数相加运算求得和与进位，将和输出，但是求得的进位需传给下一位的全加器。基本运 算结构如图１所示 Ｊ。在图中，低位全加器进位输出端直接与相邻的高一位全加器的进位 输入端相连，只有上一位全加器加法运算完成时下一位的全加器加法运算才能进行。 图１ ８位串行加法器结构图 根据８位串行加法器的运算结构图，可得出串行加法器进位表达式为： Ｃ０＝Ｘ Ｃ１＝ＡｏＢ０＋（Ａｏ＋Ｂｏ）Ｃｏ 收稿日期：２０１２—０４—２５ 作者简介：何艳霞（１９８９一），云南姚安人，大学本科，电信２００８级学生。 ・２２・ 楚雄师范学院学报２０１２年第６期 何艳霞何永泰：ＦＰＧＡ低功耗的设计研究 Ｃ２＝Ａ１Ｂｌ＋（Ａｌ＋Ｂ１）Ｃ Ｃ７＝Ａ６Ｂ６＋（Ａ６＋Ｂ６）Ｃ６ 同时，从８位串行加法器的运算结构图和进位表达式还可以得出运算结果表达式为： Ｓ０＝Ａ０ｏＢｏ Ｓ１＝Ａ１①Ｂ１ｏＣ０ Ｓ２＝Ａ２ｏＢ２ｏＣｌ Ｓ７＝Ａ７①Ｂ７④Ｃ６ 从上式可知，高位的进位产生与相邻低位的进位输出有关，只有低位的进位运算完成， 与之相邻的高位的进位才能运算出。同时从公式也可得出和的产生也依赖于相邻低位的进 位输出。 ２．２ ８位并行加法器的基本原理及算法 ８位并行加法器是采用２个４位的并行加法器级联构成的，而４位的加法器则是采用４ 个一位的全加器级联成串行加法器。运算时加数与被加数相加运算求得和与进位。参加运 算的两个加数与被加数可以直接确定进位ｃ的值，不依赖于上一位的低位的进位值。因而 每一位全加器都可以同时进行加法运行求出进位。基本运算结构如图２所示 ２］。在图中， 低位全加器进位输出端不与高一位全加器的进位输人端相连。８位全加器ＦＡ各自产生进位 在通过并行进位产生电路直接算出所有进位（低ＦＡ的进位输出直接与并行进位产生电路， 并不与高位ＦＡ的进位输出相连）如图所示： 图２ ８位并行加法器结构图 根据８位并行加法器的运算结构图，从而可得出下面的进位表达式： Ｃ０＝０ Ｃ１＝Ａ０Ｂｏ＋（Ａ０＋Ｂ０）Ｃ０＝Ａ０Ｂ０ Ｃ２＝Ａ１Ｂ１＋（Ａ１＋Ｂ１）Ｃ１＝Ａ１Ｂｌ＋（Ａ１＋Ｂ１）Ａ０Ｂｏ Ｃ３＝Ａ２Ｂ２＋（Ａ２＋Ｂ２）Ｃ２＝Ａ２Ｂ２＋（Ａ２＋Ｂ２）Ａ１Ｂｌ＋（Ａ２＋Ｂ２）（Ａ１＋Ｂ１）Ａ０Ｂ０ Ｃ７＝Ａ６Ｂ６＋（Ａ６＋Ｂ６）Ｃ６ 从８位并行加法器的运算结构图和进位表达式还可以得出运算结果表达式为： Ｓ０＝Ａ０①Ｂｏ Ｓｌ＝ＡｌｏＢ１①Ｃ０ Ｓ２＝Ａ２①Ｂ２①Ｃ１ Ｓ７＝Ａ７①Ｂ７ｏＣ６ 从上式可知，所有位的进位的产生都不依赖与低位的进位。 ３．８位串行与并行加法器的ＶＨＤＬ语言程序设计 在设计中，根据ＶＨＤＬ语言程序的结构特点，采用元件例化语句实现八位加法器串行 与并行的设计，在元件例化语句中，主要分为两个文件，插入一个一位加法器、插入一个 ・２３・ 楚雄师范学院学报２０１２年第６期 楚雄师范学院学报 ２０１２年第６期 四位加法器以及顶层文件，各层之间通过信号传递值。 ３．１ ８位串行加法器的ＶＨＤＬ程序设计及功能仿真分析 在该方法中，采用ＶＨＤＬ语言的元件例化语句描述方式来实现ＦＰＧＡ低功耗的设计。 在设计程序时，首先要先定义全加器顶层设计元件端口信号，即输入端口：Ａ，Ｂ，数据类 型定义为ＩＮ ＳＴＤ—ＬＯＧＩＣ—ＶＥＣＴＯＲ。ＣＩＮ是输人的进位，数据类型也定义为ＩＮ ＳＴＤ—ＬＯＧ— ＩＣ；输出端口：ｓ为和，数据类型被定义为ＯＵＴ ＳＴＤ—ＬＯＧＩＣ。ＣＯ为输出的进位。定义好 端口后要在结构体中申明一位全加器最为各层之间的信号传递值。其中每一个全加器都定 义了１个信号Ｃ作为器件内部的连接线，最后采用映射语句ｐｏｒｔ ｍａｐ（）将８个一位的全加 器连接起来构成一个完整的全加器＿３ Ｊ。在编写程序时要注意低位全加器进位输出端作为高 一位全加器的进位输入端，每前一位的全加器加法运算完成后后一位的全加器的加法运算 才能进行。 仿真波形如图所示： Ｎａｍｅ： Ｖａｌｕｅ ：ｌ珊０ｎｓ ２００．０ｎｓ 鲫．０ｎｓ Ｉｔ ＣｌＮ ０ Ａ Ｄ１ Ｂ Ｄ ２ 器Ｓ ０３ ０ ＣＯ ０ 图３ ８位串行加法器的仿真结果图 仿真结果显示： 该设计是正确的，输出的值与理论值一致。仿真图显示出和值小于２５６时全加器的ＣＯ 没有进位，而当和值加到２５６，ＣＯ＝１，Ｓ输出０。 ３．２ ８位并行加法器的ＶＨＤＬ程序设计及功能仿真分析 在该方法中，因为ＦＰＧＡ是现场可编程门阵列，其基本单元是查找表，采用查找表的 可以快速实现加法功能，即可以直接实现并联加法功能。所以８位并行加法器采用ＶＨＤＬ 语言的元件例化语句描述方式来实现ＦＰＧＡ低功耗的设计。其中利用元件例化语句调用了４ 位并行加法器生成的底层文件，随后把这两个加法器进行级联实现运算功能，最后将结果 的最高位赋值给进位输出端ＣＯ８。在设计程序时，首先要先定义８位全加器顶层设计元件 端口信号，即输入端口：Ａ，Ｂ，Ｃ数据类型都被定义为ＩＮ ＳＴＤ—ＬＯＧＩＣ—ＶＥＣＴＯＲ。输出 端口：ｓ为和，数据类型定义为ＯＵＴ ＳＴＤ—ＬＯＧＩＣ。ＣＯ为输出的进位。定义好端口后，在 结构体中才能运用元件例化语句作为各层之间的信号传递值。在整个设计中定义了２个信 号Ｃ１，ｃ２作为器件内部的连接线，最后采用映射语句ｐｏｒｔ ｍａｐ（）将２个４位二进制全加 器连接起来构成一个完整的全加器。在编写ＶＨＤＬ程序时，低４位的全加器进位输出端连 到高４位全加器的进位输入端，各位全加器可以同时进行加法运算。 仿真波形如图所示： Ｎａｍｅ： Ｖａｌｕｅ： １００，０ｎａ ２００ ｎ５ ３０Ｏ．０ｎｓ 。 ．。ｌ － ＣｌＮ Ｏ Ａ Ｄ ７ Ｂ Ｄ２２ 蟊Ｓ ０２９ 固Ｃ０ ０ ／ 图４ ８位并行加法器的仿真结果图 ・２４・ 楚雄师范学院学报２０１２年第６期 何艳霞何永泰：ＦＰＧＡ低功耗的设计研究 仿真结果显示： 该设计是成功的，输出的值与理论值一致。仿真图显示０到２５５之间的和值全加器的 ＣＯ没有进位，而当和值加到２５６，ＣＯ＝１，Ｓ输出０，当加到的和值大于２５６，ＣＯ＝１，Ｓ输 出为和与２５６的差。 ４．两种加法器在ＦＰＧＡ中实现的特性分析 为了分析不同算法设计的加法器在ＦＰＧＡ中实现的特性，分别在ＭＡＸ１１系列下的 ＥＰＭ２４０Ｆ１００Ｃ５器件中，利用Ｑｕａｒｔｕｓｌｌ ７．２对两种不同设计的加法器ＶＨＤＬ程序分别进行逻辑 单元的占用的大小、时钟速度及功耗等的结果分析。仿真之后主要选择了两组结果进行比较。 分析结果如表１、表２所示。从分析结果中可以看出，在并行加法器中，逻辑单元的占用、总 功耗和动态功耗与串行加法器相比较分别减少了２．５％、０．３５８ｍｗ和１．０６ｒｏｗ，运行速度提高 了１．３６９ｎｓ。表明并行加法器设计有利于减少器件资源的占用与提高工作速度。 表１分析结果比较 ５．结语 根据实验和仿真结果的分析，利用ＶＨＤＬ语言设计的串行与并行加法器其对ＦＰＧＡ特 性的影响不同。通过比较，利用并行加法器，所使用的逻辑单元、动态功耗与串行加法器 相比较分别减少了２．５％和１．０６ｍｗ，运行速度提高了１．３６９ｎｓ。因此，并行加法器设计有利 于减少器件资源的占用与提高工作速度。 参考文献： ［１］马龙．８位加法器实现原理［Ｃ］．ｈｔｔｐ：／／２０２．１ｌ５．２１．１３８／ｗｌｘｔ／ｎｃｏｕｒｓｅ／ＥＤＡ／ｗｅｂ／ ｚｈｉｄａｏ／ＥＤＡ４１．ｈｔｍ．２００３．１～４． ［２］丁洪鑫，秦磊华．组成原理课下报告一８位并串行加法器［Ｒ］．组成原理课下实 践报．告，２０１１．２～３． ［３］潘松，黄继业．ＥＤＡ技术实用教程［Ｍ］．科学出版社，２００２．１～３． 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Ｅｆｆｅｃｔｓ ｏｆ Ｆｏｒｍａｌｄｅｈｙｄｅ ｔｏ Ｃａｅｎｏｒｈａｂｄｉｔｉｓ ｅｌｅｇａｎｓ ＹＡＮＧ Ｃｈｕｎ—ｊｕ；ＸＵ Ｊｉａｎ—ｘｉｎ （Ｑｕｊｉｎｇ Ｍｅｄｉｃａｌ Ｃｏｌｌｅｇｅ，Ｑｕｊｉｎｇ ６５５０００，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｏ ｅｘｐｌａｉｎ ｔｈｅ ｅｆｆｅｃｔｓ ｏｆ ｆｏｒｍＭｄｅｈｙｄｅ ｔｏｘｉｃｉｔｙ，ｔｈｉｓ ｓｔｕｄｙ ｅｘｐｌｏｒｅｄ ｔｈｅ ｍｏｄｅｌ ｏｒｇａｎ— ｉｓｍ Ｃａｅｎｏｒｈａｂｄｉｔｉｓ ｅｌｅｇａｎｓ ｔｏ ａｎａｌｙｚｅ ｔｈｅ ｔｏｘｉｃｉｔｉｅｓ ｂｙ ａｓｓａｙｉｎｇ ｅｎｄｐｏｉｎｔｓ ｏｆ ｌｉｆｅ ｓｐａｎ ａｎｄ ｌｏｃｏｍｏｔｉｖｉ— ｔｖ．Ｒｅｓｕｈｓ ｓｈｏｗ ｔｈａｔ ｆｏｒｍＭｄｅｈｙｄｅｇ ｔｏｘｉｃｉｔｙ ｍａｙ ｒｅｓｕｌｔ ｉｎ ｔｈｅ ｒｅｄｕｃｅｄ ｌｉｆｅｓｐａｎ ａｎｄ ｌｏｃｏｍｏｔｉｏｎ ｂｅ— ｈａｖｉｏｒ ｄｅｆｅｃｔｓ．Ｉｎ ａｄｄｉｔｉｏｎ，ｔｈｅ ｂｉｏｌｏｇｉｃａｌ ｄｅｆｅｃｔｓ ｃａｕｓｅｄ ｂｙ ｆｏｒｍａｌｄｅｈｙｄｅ ｅｘｐｏｓｕｒｅ ｈａｖｅ ｈａｄ ａ ｃｏｎ— ｃｅｎｔｒａｔｉｏｎ—ｄｅｐｅｎｄｅｎｔ ｍａｎｎｅｒ．Ｔｈｉｓ ｒｅｓｅａｒｃｈ ｐｒｏｖｉｄｅｄ ｔｈｅ ｅｘｐｅｒｉｍｅｎｔａｌ ｄａｔａ ｔｏ ｕｎｄｅｒｓｔａｎｄ ａｎｄ ｃｌａｒ— ｉｆｙ ｔｈｅ ｔｏｘｉｃ ｅｆｆｅｃｔｓ ｏｆｆｏｒｍａｌｄｅｈｙｄｅ． Ｋｅｙ ｗｏｒｄｓ：Ｃａｅｎｏｒｈａｂｄｉｔ￣ｅｌｅｇａｎｓ；ｆｏｒｍａｌｄｅｈｙｄｅ；ｔｏｘｉｃｉｔｙ （上接第２５页） Ｒｅｓｅａｒｃｈ ｏｆ ＦＰＧＡ Ｌｏｗ Ｐｏｗｅｒ ＣｏｎｓｕｍｐｔｉｏｎＤｅｓｉｇｎ ，ＨＥ Ｙａｎ—ｘｉａ；ＨＥ Ｙｏｎｇ—ｔａｉ （Ｄｅｐａｒｔｍｅｎｔ ｏｆＰｈｙｓｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ，Ｃｈｕｘｉｏｎｇ Ｎｏｒｍａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｃｈｕｘｉｏｎｇ ６７５０００，Ｃｈｉａ）ｎ Ａｂｓｔｒａｃｔ：Ａｃｃｏｒｄｉｎｇ ｔｏ ｓｅｒｉａｌ ａｎｄ ｐａｒａｌｌｅｌ ａｌｇｏｒｉｔｈｍ，ｔｈｅ ｉｎｆｌｕｅｎｃｅｓ ｏｆ ｄｉｆｆｅｒｅｎｔ ａｌｇｏｒｉｔｈｍ ｏｎ ＦＰＧＡ ｄｅｓｉｇｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｒｅ ａｎａｌｙｚｅｄ ｂｙ ｕｓｉｎｇ ＶＨＤＬ ｌａｎｇｕａｇｅ ８ ｂｉｔｓ ａｄｄｅｒｓ ｉｎ ｔｈｉｓ ｐａｐｅｒ．Ｔｗｏ ａｄｄｅｒｓ ａｒｅ ａｎａｌｙｚｅｄ ｉｎ ＱｕａｒｔｕｓⅡ７．２ ｂａｓｅｄ ｏｎ ＥＰＭ２４０Ｆ１００Ｃ５ ｔｏ ｔｅｓｔ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ．ｒｕｎｎｉｎｇ ｓｐｅｅｄ ａｎｄ ｌｏｇｉｃ ｃｅｌｌｓ ｏｃｃｕｐａｎｃｙ．Ｔｈｅ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｐａｒａｌｌｅｌ ａｄｄｅｒ ｈａｓ ｌｏｗｅｒ ｐｏｗｅｒ ｃｏｎｓｕｍｐ— ｔｉｏｎ，ｌｅｓｓｅｒ ｏｃｃｕｐａｎｃｙ ｏｆ ＦＰＧＡ ｌｏｇｉｃ ｃｅｌｌｓ ａｎｄ ｄｙｎａｍｉｃ ｐｏｗｅｒ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｓｅｒｉａｌ ａｄｄｅｒ． Ｋｅｙ ｗｏｒｄｓ：ＶＨＤＬ ｐｒｏｇｒａｍ；ｌｏｗ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ；ｌｏｇｉｃ ｃｅｌｌ；ａｄｄｅｒ ・４４・ 楚雄师范学院学报２０１２年第６期
