(19)中华人民共和国国家知识产权局
(12)实用新型专利
(10)授权公告号 CN 211508607 U(45)授权公告日 2020.09.15
(21)申请号 202020171552.X(22)申请日 2020.02.15
(73)专利权人 上海商米科技集团股份有限公司
地址 200433 上海市杨浦区淞沪路388号
505室(72)发明人 袁传奇
(74)专利代理机构 上海市汇业律师事务所
31325
代理人 王函(51)Int.Cl.
H02H 7/20(2006.01)H02H 3/20(2006.01)
权利要求书1页 说明书5页 附图1页
(54)实用新型名称
一种IO口高压保护电路(57)摘要
本实用新型公开了一种IO口高压保护电路，
第二信号开关Q2、齐其中，包括第一信号开关Q1、
纳管D1，所述第二信号开关Q2的三个端分别与信号管脚T1、主板管脚T2、所述第一信号开关Q1连接，所述第二信号开关Q2与所述信号管脚T1之间连接电阻R3，所述第一信号开关Q1与所述第二信号开关Q2之间连接电阻R2，所述电阻R2的另一端连接电压VSG+VIO，所述第一信号开关Q1的一端接地、另一端通过连接第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的一端连接，所述齐纳管D1的负极与所述第二信号开关Q1的一端连接。CN 211508607 UCN 211508607 U
权 利 要 求 书
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1.一种IO口高压保护电路，其特征在于，包括第一信号开关Q1、第二信号开关Q2、齐纳管D1，所述第二信号开关Q2的三个端分别与信号管脚T1、主板管脚T2、所述第一信号开关Q1连接，所述第二信号开关Q2与所述信号管脚T1之间连接电阻R3，所述第一信号开关Q1与所述第二信号开关Q2之间连接电阻R2，所述电阻R2的另一端连接电压VSG+VIO，所述第一信号开关Q1的一端接地、另一端通过连接第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的一端连接，所述齐纳管D1的负极与所述第二信号开关Q1的一端连接。
2.如权利要求1所述的一种IO口高压保护电路，其特征在于，所述第一信号开关Q1与所述第二信号开关Q2均为NMOS管；
所述第二信号开关Q2的D端通过电阻R3与信号管脚T1连接，所述第二信号开关Q2的S端与主板管脚T2连接，所述第二信号开关Q2的G端与所述第一信号开关Q1的D端连接并与电阻R2连接，所述第一信号开关Q1的S端接地，所述第一信号开关Q1的G端通过第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的G端连接，所述齐纳管D1的负极与所述第二信号开关Q1的D端连接。
3.如权利要求1所述的一种IO口高压保护电路，其特征在于，所述第一信号开关Q1与所述第二信号开关Q2均为NPN三极管；
所述第二信号开关Q2的C端通过电阻R3与信号管脚T1连接，所述第二信号开关Q2的E端与主板管脚T2连接，所述第二信号开关Q2的B端与所述第一信号开关Q1的C端连接并与电阻R2连接，所述第一信号开关Q1的E端接地，所述第一信号开关Q1的B端通过第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的B端连接，所述齐纳管D1的负极与所述第二信号开关Q1的C端连接。
4.如权利要求1-3任一项所述的一种IO口高压保护电路，其特征在于，所述主板管脚T2为主板芯片端对应管脚。
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说 明 书一种IO口高压保护电路
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技术领域
[0001]本实用新型涉及高压保护电路领域，具体涉及一种IO口高压保护电路。
背景技术
[0002]目前大多数消费类电子产品都有类似SIM卡、TF卡（又称microSD）、USB等对外部裸露的接口，甚至像很多PDA设备因为考虑搭配很多不同配件使用，会设计使用POGOPIN接口等，这些裸露接口无疑很多时候会遭遇外部类似ESD（Electro-Static discharge），浪涌，高压等等不利因素的影响导致软件甚至是硬件失效，因而在产品设计阶段，研发从结构及硬件电路方面针对这块的保护可谓不遗余力，避免因为外部因素导致机器出现硬件电路上的损伤。在关于高压保护方面，目前有些芯片厂商推出针对像TypeC接口部分或全部信号管脚带高压保护的开关芯片，但这些芯片方案一方面专用性较强，都是用在特定性接口，另一方面，即使可以应用在一些其他接口上，也因为资源占用及成本考虑而让很多对成本敏感的产品望而却步。
实用新型内容
[0003]本实用新型要解决的技术问题是提供一种IO口高压保护电路，能够在大多数应用场景下有效保护主板芯片与外部裸露管脚相连的管脚及芯片不受一些高压导致的损伤，且应用非常灵活，不会造成资源和成本的浪费，且电路实现简单，物料常规，极具实用性，用以解决现有技术导致的缺陷。
[0004]为解决上述技术问题本实用新型提供以下的技术方案：一种IO口高压保护电路，其中，包括第一信号开关Q1、第二信号开关Q2、齐纳管D1，所述第二信号开关Q2的三个端分别与信号管脚T1、主板管脚T2、所述第一信号开关Q1连接，所述第二信号开关Q2与所述信号管脚T1之间连接电阻R3，所述第一信号开关Q1与所述第二信号开关Q2之间连接电阻R2，所述电阻R2的另一端连接电压VSG+VIO，所述第一信号开关Q1的一端接地、另一端通过连接第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的一端连接，所述齐纳管D1的负极与所述第二信号开关Q1的一端连接。[0005]上述的一种IO口高压保护电路，其中，所述第一信号开关Q1与所述第二信号开关Q2均为NMOS管；
[0006]所述第二信号开关Q2的D端通过电阻R3与信号管脚T1连接，所述第二信号开关Q2的S端与主板管脚T2连接，所述第二信号开关Q2的G端与所述第一信号开关Q1的D端连接并与电阻R2连接，所述第一信号开关Q1的S端接地，所述第一信号开关Q1的G端通过第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的G端连接，所述齐纳管D1的负极与所述第二信号开关Q1的D端连接。
[0007]上述的一种IO口高压保护电路，其中，所述第一信号开关Q1处于关闭状态，此时所述第二信号开关Q2的G端被电阻R2上拉为高电平，此时所述第二信号开关Q2为导通状态。[0008]上述的一种IO口高压保护电路，其中，当所述信号管脚T1外部为高压时，此时所述
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第一信号开关Q1为导通状态，所述第二信号开关Q2的G端为低电平，此时所述第二信号开关Q2为关闭状态。
[0009]上述的一种IO口高压保护电路，其中，所述第一信号开关Q1与所述第二信号开关Q2均为NPN三极管；
[0010]所述第二信号开关Q2的C端通过电阻R3与信号管脚T1连接，所述第二信号开关Q2的E端与主板管脚T2连接，所述第二信号开关Q2的B端与所述第一信号开关Q1的C端连接并与电阻R2连接，所述第一信号开关Q1的E端接地，所述第一信号开关Q1的B端通过第一电阻R1接地，所述齐纳管D1的正极与所述第一信号开关Q1的B端连接，所述齐纳管D1的负极与所述第二信号开关Q1的C端连接。
[0011]上述的一种IO口高压保护电路，其中，所述第一信号开关Q1处于关闭状态，此时所述第二信号开关Q2的B端被电阻R2上拉为高电平，此时所述第二信号开关Q2为导通状态。[0012]上述的一种IO口高压保护电路，其中，当所述信号管脚T1外部为高压时，此时所述第一信号开关Q1为导通状态，所述第二信号开关Q2的B端为低电平，此时所述第二信号开关Q2为关闭状态。
[0013]上述的一种IO口高压保护电路，其中，所述主板管脚T2为主板芯片端对应管脚。[0014]依据上述本实用新型一种IO口高压保护电路提供的技术方案具有以下技术效果：[0015]能够在大多数应用场景下有效保护主板芯片与外部裸露管脚相连的管脚及芯片不受一些高压导致的损伤，且应用非常灵活，不会造成资源和成本的浪费，且电路实现简单，物料常规，极具实用性。附图说明
[0016]图1为本实用新型一种IO口高压保护电路第一实施例的结构示意图；[0017]图2为本实用新型一种IO口高压保护电路第二实施例的结构示意图。
具体实施方式
[0018]为了使实用新型实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本实用新型。[0019]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。[0020]同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
[0021]本实用新型的一较佳实施例是提供一种IO口高压保护电路，目的是能够在大多数应用场景下有效保护主板芯片与外部裸露管脚相连的管脚及芯片不受一些高压导致的损伤，且应用非常灵活，不会造成资源和成本的浪费，且电路实现简单，物料常规，极具实用性。
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第一方面，如图1所示，第一实施例：
[0023]一种IO口高压保护电路，其中，包括第一信号开关Q1、第二信号开关Q2、齐纳管D1，第二信号开关Q2的三个端分别与信号管脚T1、主板管脚T2、第一信号开关Q1连接，第二信号开关Q2与信号管脚T1之间连接电阻R3，第一信号开关Q1与第二信号开关Q2之间连接电阻R2，电阻R2的另一端连接电压VSG+VIO，第一信号开关Q1的一端接地、另一端通过连接第一电阻R1接地，齐纳管D1的正极与第一信号开关Q1的一端连接，齐纳管D1的负极与第二信号开关Q1的一端连接；
[0024]齐纳管D1根据信号管脚T1、主板管脚T2两者通信的IO电平来选择合适参数，其钳位电压要略高于IO通信的最大电平以保障第二信号开关Q2不会出现误关断而影响信号管脚T1与主板管脚T2之间正常通路，但同时钳位电压又要低于主板管脚T2能承受的极限最大电平，使得存在能损伤主板管脚T2的高压存在时都能确保第二信号开关Q2关断实施保护。[0025]其中，第一信号开关Q1与第二信号开关Q2均为NMOS管；[0026]第二信号开关Q2的D端（漏极）通过电阻R3与信号管脚T1连接，第二信号开关Q2的S端（源极）与主板管脚T2连接，第二信号开关Q2的G端（栅极）与第一信号开关Q1的D端（漏极）连接并与电阻R2连接，第一信号开关Q1的S端（源极）接地，第一信号开关Q1的G端（栅极）通过第一电阻R1接地，齐纳管D1的正极与第一信号开关Q1的G端（栅极）连接，齐纳管D1的负极与第二信号开关Q1的D端（漏极）连接。[0027]其中，第一信号开关Q1处于关闭状态，此时第二信号开关Q2的G端（栅极）被电阻R2上拉为高电平，此时第二信号开关Q2为导通状态；当信号管脚T1外部为高压时，此时第一信号开关Q1为导通状态，第二信号开关Q2的G端（栅极）为低电平，此时第二信号开关Q2为关闭状态。
[0028]第二信号开关Q2采用NMOS管时，其受G端（栅极）的电平控制，为了保证通信正常，其上拉电平必须略大于VGSth+VIO,其中VGSth是第二信号开关Q2打开的VGS阈值电压，而VIO则是通信IO口的IO电平，此设计能保证在正常通信情况下，第二信号开关Q2始终出于打开导通状态，当然，第二信号开关Q2可以根据实际使用需求更换不同参数的NMOS管（对应上拉电平需要根据实际再调整）；[0029]第一信号开关Q1采用NMOS管时，正常使用时，第一信号开关Q1处于关闭状态，使得第二信号开关Q2的G端（栅极）被第二电阻R2上拉到高电平而保证第二信号开关Q2处于导通状态，一旦信号管脚T1端出现外部高压时，第一信号开关Q1将会立即打开导通，拉低第二信号开关Q2的G端（栅极）使得第二信号开关Q2关断，避免信号管脚T1处的高压损坏主板管脚T2和芯片，第一信号开关Q1参数可以根据IO电平，齐纳管D1的钳位电压来做合适选择。[0030]在使用时，信号管脚T1为裸露在外的信号管，例如USB接口的一些信号管脚或者POGOPIN接口的一些通信、控制信号管脚等，主板管脚T2为主板芯片端对应管脚，一般主板芯片管脚工作电平较低，外部的误操作或其他人为因素导致信号管脚T1存在高压时，且高压超过芯片管脚T2处的极限最大电压情况下，如果信号管脚T1与主板管脚T2之间没有保护电路，将不可避免的会对主板管脚T2甚至是主板管脚T2所在的整个芯片造成硬损伤，增加的第一信号开关Q1、第二信号开关Q2则能在信号管脚T1处存在超过设定阈值的高压时及时关断通路，避免进一步损伤信号管脚T1甚至是芯片；[0031]对于电阻R1、电阻R2、电阻R3的选择，根据不同场景使用及实际使用效果可以进行
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阻值调整。[0032]其中，主板管脚T2为主板芯片端对应管脚。[0033]第二方面，如图2所示，第二实施例：[0034]一种IO口高压保护电路，其中，包括第一信号开关Q1、第二信号开关Q2、齐纳管D1，第二信号开关Q2的分别与信号管脚T1、主板管脚T2、第一信号开关Q1连接，第二信号开关Q2与信号管脚T1之间连接电阻R3，第一信号开关Q1与第二信号开关Q2之间连接电阻R2，电阻R2的另一端连接电压Vbe（on）+VIO，第一信号开关Q1的一端接地、另一端通过连接第一电阻R1接地，齐纳管D1的正极与第一信号开关Q1的连接，齐纳管D1的负极与第二信号开关Q1的连接；
[0035]齐纳管D1根据信号管脚T1、主板管脚T2两者通信的IO电平来选择合适参数，其钳位电压要略高于IO通信的最大电平以保障第二信号开关Q2不会出现误关断而影响信号管脚T1与主板管脚T2之间正常通路，但同时钳位电压又要低于主板管脚T2能承受的极限最大电平，使得存在能损伤主板管脚T2的高压存在时都能确保第二信号开关Q2关断实施保护。[0036]其中，第一信号开关Q1与第二信号开关Q2均为NPN三极管；[0037]第二信号开关Q2的C端（集电极）通过电阻R3与信号管脚T1连接，第二信号开关Q2的E端（发射极）与主板管脚T2连接，第二信号开关Q2的B端（基极）与第一信号开关Q1的C端（集电极）连接并与电阻R2连接，第一信号开关Q1的E端（发射极）接地，第一信号开关Q1的B端（基极）通过第一电阻R1接地，齐纳管D1的正极与第一信号开关Q1的B端（基极）连接，齐纳管D1的负极与第二信号开关Q1的C端（集电极）连接。[0038]其中，第一信号开关Q1处于关闭状态，此时第二信号开关Q2的B端（基极）被电阻R2上拉为高电平，此时第二信号开关Q2为导通状态；当信号管脚T1外部为高压时，此时第一信号开关Q1为导通状态，第二信号开关Q2的B端（基极）为低电平，此时第二信号开关Q2为关闭状态。[0039]第二信号开关Q2采用NPN三极管时，其受B端（基极）的电平控制，为了保证通信正常，其上拉电平必须略大于Vbe（on）+VIO,此设计能保证在正常通信情况下，第二信号开关Q2始终出于打开导通状态，当然，第二信号开关Q2可以根据实际使用需求更换不同参数的NPN三极管（对应上拉电平需要根据实际再调整）；[0040]第一信号开关Q1采用NPN三极管时，正常使用时，第一信号开关Q1处于关闭状态，使得第二信号开关Q2的B端（基极）被第二电阻R2上拉到高电平而保证第二信号开关Q2处于导通状态，一旦信号管脚T1端出现外部高压时，第一信号开关Q1将会立即打开导通，拉低第二信号开关Q2的B端（基极）使得第二信号开关Q2关断，避免信号管脚T1处的高压损坏主板管脚T2和芯片，第一信号开关Q1参数可以根据IO电平，齐纳管D1的钳位电压来做合适选择。[0041]在使用时，信号管脚T1为裸露在外的信号管，例如USB接口的一些信号管脚或者POGOPIN接口的一些通信、控制信号管脚等，主板管脚T2为主板芯片端对应管脚，一般主板芯片管脚工作电平较低，外部的误操作或其他人为因素导致信号管脚T1存在高压时，且高压超过芯片管脚T2处的极限最大电压情况下，如果信号管脚T1与主板管脚T2之间没有保护电路，将不可避免的会对主板管脚T2甚至是主板管脚T2所在的整个芯片造成硬损伤，增加的第一信号开关Q1、第二信号开关Q2则能在信号管脚T1处存在超过设定阈值的高压时及时关断通路，避免进一步损伤信号管脚T1甚至是芯片；
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对于电阻R1、电阻R2、电阻R3的选择，根据不同场景使用及实际使用效果可以进行
阻值调整。[0043]其中，主板管脚T2为主板芯片端对应管脚。[0044]综上，本实用新型的一种IO口高压保护电路，能够在大多数应用场景下有效保护主板芯片与外部裸露管脚相连的管脚及芯片不受一些高压导致的损伤，且应用非常灵活，不会造成资源和成本的浪费，且电路实现简单，物料常规，极具实用性。[0045]以上对实用新型的具体实施例进行了描述。需要理解的是，实用新型并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改做出若干简单推演、变形或替换，这并不影响实用新型的实质内容。
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