实验六 计数器与序列检测器的仿真

班级：智能1401 姓名：蒙寿伟 学号：201408070120

1、余3码顺序计数的计数器

计数器： 一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。

VHDL：

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波形图：

结论：

由波形图知，clr=’1’为初始化状态，此后clr为’0’计数器开始工作，是能端为高电平时有效，当时钟信号输入时，计数器从0011 开始计数，直到计数到1100,又回到0011开始计数。

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2．序列检测器

应用状态机的概念设计一个序列检测器，以‚1110010‛序列检测器的设计为例。该序列检测器收到一组串行码（1110010）后输出检测标志为‘1’，否则为‘0’。该序列检测器的Mealy机状态图如下：

0/0 1/0 0/0 0/0 1/0 1/0 S1 0/0

1 / 0 S6 S0 0/1 1/0

S5 1/0 0/0 S4 S2 1/0 0/0 S3 1/0

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VHDL:

波形图：

结论：

由波形知，当出现序列1110010时，输出为高电平。

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实验心得：

通过此次试验，我学会了计数器的设计和序列检测器的VHDL描述。加深了对它们功能的理解。

在状态图中包含有一个循环的任何时钟时序电路都可称为计数器。而序列检测器是一种能够检测输入的一串二进制编码，当该二进制码与事先设定的码一致时，检测电路输出高电平，否则输出低电平。

用VHDL语言描述序列测器时，我学到如何描述电路的状态。 不管一个实验简单与否，只要认真去做，总会有所收获的。

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