iopad电路的结构和主要参数

1.1、 I/O pad 电路的结构：

典型的数字I/O pad电路由输入通道和输出通道两部分组成，输入通路用于恢复外部信号以及隔离内外电路以避免外部噪声对内部电路的影响。输出通路可以分为Pre-driver和Post-driver。Pre-driver用于完成电路的逻辑功能，如三态逻辑；Post-driver用于向外电路提供足够的驱动能力。

图1 I/O pad电路结构

1.2、 主要参数：

静态参数：包括输出高/低电平和逻辑摆幅；输入高低电平；翻转电平；噪声容限。

动态参数：传输延时，信号转换速率（上升时间和下降时间）

1.3、 提高噪声容限：通常输入通路采用斯密特触发器设计

降低输出噪声：为了降低SSO，delta-I噪声，通常可以采用转换速率控制方法，控制输出的上升时间和下降时间，主要有两种方法：电流控制输出驱动电路和渐开式转换速率控制电路。

2、

I/O电路设计

2.1 输入口电路设计

图2 schmitt电路原理图

根据文献中推导的公式：

VDDVHik n1  （1）

kn3VHiVthn2

kp1kp3VLiVVVTHPDDLi  （2）

2其中kni、kpi0.5n,pCox(WL)i；

通过式（1）、（2）可以根据所需要的翻转电平求出MOS管的尺寸比例，相反的可以通过MOS管的尺寸比例求出所设计的schmitt触发器的翻转电平。

其他的schmitt电路：

上面两个schmitt触发器电路，可以在低电压工作。并且能提高一定速度。对于b图，通过正反馈的作用来实现迟滞效应。对于c图，通过设置两个非门的阈值电压的不同实现迟滞效应，迟滞宽度为|Vtr1-Vtr2|。

2.2 输出电路：

2.2.1 普通的输出电路：

最基本的输出电路，如上图，用个非门，提供足够的驱动能力。

2.2.2 三态输出：

典型的三态输出

2.2.3 瞬间开关输出：

对于输出口有存在一种现象叫瞬间开关输出（SSO），它的定义是一定数量的I/O buffers在同一时间同时开关，并且朝同一个方向变化（H-L，HZ-L or L-H，LZ-H）这将会在电源线上产生噪声（SSN）。SSO的发生是由于大的dI/dt的值和IO的寄生电感引起的。

减小SSO的电路设计：

减小SSO的一种方法可以是通过组织所有的buffer同时开关，让buffer导通的时间错开，产生一定的延时。传统的方法是讲输出的buffer分割成尺寸较小的buffer，并在各个小buffer间加入RC延时（如下图）。其中C可以用mos管寄生栅极电容，R可以使poly电阻和扩散电阻。（而利用栅极寄生的电阻很小，可能达不到延时的作用。）对于这种电路结构，输出的晶体管子是逐步开关，逐步闭合的，所以电路会因为短路电流而消耗一定的电源能量，则对于低功耗的设计来说，这种电路结构不是很好。

一种改进的方法如下图，当输出buffer工作在发送状态时，图中的传输门相当于电阻，与栅电容形成延时，使得输出buffer逐步的打开，减小SSN；当输出buffer工作在三态下时，Pub和PDb很快的将MP2~MP4，MN2~MN3，开启，就将输出buffer关断，使得输出的buffer成三态输出，通过这样就可以减小逐步开关时带来的短路电流的影响。

以上两种slew control的方法都有一个缺点，就是对于不同的电容负载，上升时间和下降时间变化比较大。改进的电路结构为：

电路包括，两个电流I1和I2是基准的电流源，一个反馈的电容Cf，还有两个开关S1，S2。其工作原理是：当PAD电压升高时，M4打开，M3关断，使得MD2关断。同时，S1打开，S2关断。M1关断，M2打开，PG点的电压开始下降，当降到VDD-Vthp时，MD1开始导通，PAD点的电压开始上升。此时通过Cf两端的电流开始按公式

dvicCf

dt流过电容两端，当ici1时，PG点的电压就按一个常数的转换

速率变化，直至转换结束。当PAD电压降低时，工作过程也是一样的。通过一个常数的基准电流对电流充电，来使转换速率的变化变小。

2.3 混合电压设计：

随着CMOS工艺尺寸的不断减小，核心逻辑电路的电平和I/O的电平不同，例如，0.13-um CMOS工艺的电压分别为1.2V和2.5V，但是一些外围的设备的电压确实3.3V或者5V。也就是说，芯片需要驱动比芯片内部供电电压高的电压。这对于传统的I/Obuffer来说，是无法实现的，因为对于传统的I/Obuffer有以下几个问题：栅氧的可靠性，热载流子退化和不受欢迎的漏电流通路。具体表现如下图，当I/O输入高于2.5V时，就会通过寄生的二极管，跟VDD形成一个漏电通路，同时栅氧间的电压也会过大，对栅氧进行破坏。

2.3.1 减小栅氧间的电压：

对于这种情况，可以通过串联一个NMOS管子MN1，该NMOS管子的栅极接VDD，这样当PAD点的电压超过VDD时，MN2管子的漏极电压为VDD-Vthn，则MN1管子栅承受的电压为VPAD-VDD，MN2承受的电压最大为VDD-Vthn，这样对于MN1和MN2栅氧的电压都不会超过VDD（只要PAD点电压不要超过两倍的VDD）。这就解决了栅氧可靠性问题。

PMP1PADMN1NMN2

同样对于input而言，也可以通过串接一个NMOS管子来解决栅氧可靠性问题。但这会出现一个问题，在反相器的输入端的高电平达不到VDD，只有到VDD-Vthn，这使得反相器的PMOS管子没办法完全的关断，管子工作在亚阈值区，会有漏电流的产生，影响功耗。这种方法还会增加信号进入的绝对延时和信号的抖动。解决方法可以加入一个PMOS管子，通过加入PMOS可以产生迟滞效应，能拉高反相器输入端的电平，使反相器的PMOS可以完全截止。

In

In

2.3.2 消除漏电流：

前面提到的当外部电压过高时，由于寄生二极管的存在，PAD点和VDD会形成个通路，有漏电流的产生，这会可能产生不正确的状态。为了解决出现的漏电流问题，目前采用一种悬浮N-WELL和栅压跟随电路。悬浮N-WELL电路的思想是，当I/O工作在输出状态时，所有的悬浮N-WELL偏置在VDD电平。当I/O工作在输入状态时，如果输入的信号小于等于VDD，所有的悬浮N-WELL偏置在VDD电平；如果输入的信号大于VDD，悬浮的N-WELL偏置的电平跟随外部信号而变化。

对于上图的floating n-well和Gate-Tracking电路。当I/O工作在接收模式时，若输入的电平是0V时，悬浮n-well的偏置由于N08管子的导通使P06管子导通提供，偏置在1.2V上；当输入电平是2.5V时，P07和P08管子导通，悬浮n-well偏置在2.5V，此时P02和P04也是导通使得P01的栅极电压为2.5V。保证输出驱动管子截止。而对于1.2V的输入信号，悬浮的n-well由于寄生存在，偏置在1.2V电平上。当I/O工作在发送模式时，当I是0V时，N01和P01管子的栅极电压都是1.2V，N01管子导通，PAD被拉低为0。此时悬浮n-well偏置在1.2V；当I是1.2V时，N01和P01管子的栅极电压都是0V，而此时，所有的悬浮n-well电路的管子都是截止的，故n-well偏置在1.2V。

2.4 电平转换电路（DCVSL）：

MP1MP2Out_nOutMN1MN2IN

I/Opre-driver和post-driver的供电电压是不同的故需要一个电平转换电路，以达到所要求的电压。具体的工作原理是：下面MN1，MN2是输入，接一对相反的输入信号。当IN为1时，MN1管子导通，MN1的D端被拉低，使得MP2管子导通，而MN2是截止的。故M65管子的栅接高电平，能更快的使得M65关断。由于IN输入的电平较低，所以MN1和MN2管子尺寸比较大，才能保证两个管子的D端被拉低；而对于MP1和MP2尺寸则比较小，如果过大的话，由于pmos的上拉电流，会影响转换的速度。该结构可以实现电平的转换同时通过反馈可以提高电平转换的速度。

2.5 ESD保护电路：

静电泄放会引起集中不同形式的电损坏，包括介质击穿、介质退化和雪崩诱发结漏电。在极端情况中，ESD放电甚至可以蒸发金属层或粉碎体硅。为了防止静电对器件的损坏，在I/O中要加入ESD保护。在tsmcIO库中采用的ESD保护有以下几种： 2.5.1 栅接地

最简单的ESD保护电路

PAD

栅极接电阻

采用NMOS管栅接地和PMOS管栅接衬底高电平的结构。采用这种电路结构，其等效的结构可以相当于两个反偏的二极管，当有ESD现象出现时，能提供一个静电泄放的通路。NMOS管栅极加个电阻的作用是：由于栅漏之间的寄生电容存在，和电阻组成一个RC串联网络，当ESD现象出现时，栅极能瞬间耦合的正电压，保证了各个NMOS可以一起导通。但采用此方法应注意栅地电阻必须足够大，才能保证在电路正常工作是这个栅极耦合NMOS管是关闭的。

2.5.2 电源ESD保护

AB

当一个ESD脉冲来临时，电容C的充电速度没有静电电压的上升速度快，A点的电压就为低电压0，PMOS管导通，将静电加载在嵌位晶体管的栅极，形成一个低阻通路，嵌位NMOS器件开启，

泄放ESD电流，当电容充电完毕是，A点电压为高，嵌位晶体管的栅压为低，晶体管关闭。在电路正常工作时，A点时高电平，使嵌位器件的栅极电压为低，形成一个高阻断路，不影响内部电路的正常工作。此结构的最大缺点是：在ESD电压来临之际，嵌位器件在泄放完静电之后不能及时关闭，使得静电电压在嵌位器件的栅上保持时间较长，可能导致嵌位器件发生热击穿。故应设计好RC网络的时间常数。嵌位栅压最佳保持时间在20~30ns之间。